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    portada Vhdl, Lenguaje Para Sintesis y Modelado de Circuitos [Spanish]
    Formato
    Libro Físico
    Editorial
    Tema
    informatica programacion
    Colección
    informatica general
    Año
    2011
    Idioma
    Español
    N° páginas
    310
    Encuadernación
    Tapa Blanda
    ISBN
    8499640400
    ISBN13
    9788499640402
    N° edición
    3

    Vhdl, Lenguaje Para Sintesis y Modelado de Circuitos [Spanish]

    Fernando Pardo Carpio (Autor) · Ra-Ma · Tapa Blanda

    Vhdl, Lenguaje Para Sintesis y Modelado de Circuitos [Spanish] - Fernando Pardo Carpio

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    Reseña del libro "Vhdl, Lenguaje Para Sintesis y Modelado de Circuitos [Spanish]"

    Los lenguajes de descripción hardware son los pilares sobre los que se asienta la fuerte evolución que el diseño electrónico digital ha venido sufriendo durante los últimos años, por lo que el VHDL ha emergido como estándar en la industria convirtiéndose en el más utilizado hoy en día.El objetivo de este libro no es únicamente el de presentar el lenguaje y su sintaxis, sino también el de introducir la metodología de trabajo inherente al lenguaje, ya que se trata del flujo de diseño actual de circuitos digitales. Además, se centra en las dos grandes áreas de aplicación del VHDL: la simulación y la síntesis automática de circuitos.El presente manual se compone de 13 capítulos y 3 anexos, donde se incluyen los temas siguientes:- Metodología y posibilidades en la descripción del diseño electrónico.- Lenguajes de descripción hardware.- Introducción y sintaxis del lenguaje.- Estilos de descripción: estructural, flujo de datos y algorítmica.- Bibliotecas, Paquetes y Unidades. Conceptos avanzados.- Simulación y modelado.- Síntesis automática de circuitos.- VHDL en la práctica. Ejemplos y ejercicios resueltos.- VHDL, herramientas de CAD y tutoriales.- Evolución del lenguaje y el nuevo estándar VHDL 2008.La estructura y contenido de esta obra están basados en varios años de experiencia en la enseñanza del VHDL y diseño digital, por lo que el principal objetivo perseguido por los autores es su carácter didáctico y pedagógico, sin olvidar que también va dirigido a los ingenieros que actualmente empiezan a incorporar estas técnicas de diseño a su entorno laboral. En esta tercera edición se han añadido nuevos elementos del lenguaje y ejemplos para dar cobertura a los importantes cambios y mejoras introducidos en el estándar de VHDL 2008. También se han incorporado los últimos avances en dispositivos de lógica programable, pues sigue siendo un área de fuerte evolución y cambio.El libro contiene material adicional que podrá descargarse accediendo a la ficha del libro en www.ra-ma.es. Este material incluye los ejemplos desarrollados en la obra, así como software de simulación VHDL, y enlaces a las herramientas de simulación y síntesis descritas en los tutoriales del libro.PRÓLOGOCAPÍTULO 1. METODOLOGÍA DE DISEÑO1.1 CONCEPTO DE HERRAMIENTAS CAD-EDA1.2 DISEÑO BOTTOM-UP1.3 DISEÑO TOP-DOWN1.3.1 Ventajas del diseño Top-Down1.4 INGENIERÍA CONCURRENTECAPÍTULO 2. DESCRIPCIÓN DEL DISEÑO2.1 CAPTURA DE ESQUEMAS2.2 GENERACIÓN DE SÍMBOLOS2.3 DISEÑO MODULAR2.4 DISEÑO JERÁRQUICO2.5 EL NETLIST2.5.1 El formato EDIF2.5.2 Otros formatos de Netlist2.5.3 Ejemplo de diferentes NetlistCAPÍTULO 3. INTRODUCCIÓN AL LENGUAJE VHDL3.1 EL LENGUAJE VHDL3.1.1 VHDL describe estructura y comportamiento3.2 EJEMPLO BÁSICO Y ESTILOS DE DESCRIPCIÓN EN VHDL3.2.1 Descripción algorítmica3.2.2 Descripción flujo de datos3.2.3 Descripción estructuraCAPÍTULO 4. ELEMENTOS SINTÁCTICOS DEL VHDL4.1 OPERADORES Y EXPRESIONES4.1.1 Operador de concatenación4.1.2 Operadores aritméticos4.1.3 Operadores de desplazamiento4.1.4 Operadores relacionales4.1.5 Operadores lógicos4.1.6 Precedencia de operadores4.2 TIPOS DE DATOS4.2.1 Tipos escalares4.2.2 Tipos compuestos4.2.3 Subtipos de datos4.2.4 Cualificación de tipos4.2.5 Conversión de tipos4.3 ATRIBUTOS4.3.1 Atributos definidos por el usuario4.4 DECLARACIÓN DE CONSTANTES, VARIABLES Y SEÑALES4.4.1 Constantes4.4.2 Variables4.4.3 Señales4.4.4 Comparación entre constantes, señales y variables4.5 DECLARACIÓN DE ENTIDAD Y ARQUITECTURA4.5.1 Declaración de entidad4.5.2 Declaración de arquitecturaCAPÍTULO 5. DESCRIPCIÓN FLUJO DE DATOS5.1 EJECUCIÓN CONCURRENTE Y EJECUCIÓN SERIE5.2 DESCRIPCIÓN CONCURRENTE FLUJO DE DATOS5.3 ESTRUCTURAS DE LA EJECUCIÓN FLUJO DE DATOS5.3.1 Asignación condicional: WHEN..ELSE5.3.2 Asignación con selección: WITH..SELECT..WHEN5.3.3 Bloque concurrente: BLOCK5.4 EJEMPLOS DE DESCRIPCIÓN FLUJO DE DATOSCAPÍTULO 6. DESCRIPCIÓN COMPORTAMENTAL ALGORÍTMICA6.1 DIFERENCIAS ENTRE VARIABLE Y SEÑAL6.2 ESTRUCTURAS DE LA EJECUCIÓN SERIE6.2.1 El bloque de ejecución serie: PROCESS6.2.2 Sentencia de espera: WAIT6.2.3 Sentencia condicional: IF..THEN..ELSE6.2.4 Sentencia de selección: CASE y CASE?6.2.5 Bucles: LOOP, FOR y WHILE6.3 EJEMPLOS DE EJECUCIÓN SERIE6.3.1 Descripción de cerrojos o latches6.3.2 Descripción de registrosCAPÍTULO 7. DESCRIPCIÓN ESTRUCTURAL7.1 COMPONENTES, REFERENCIA Y ENLACE7.1.1 Definición de componentes7.1.2 Referencia de componentes7.1.3 Enlace entre componentes y entidades. Sentencia FOR7.1.4 Repetición de estructuras: GENERATE7.2 LA UNIDAD DE CONFIGURACIÓN7.2.1 EjemploCAPÍTULO 8. PONIENDO ORDEN: SUBPROGRAMAS, PAQUETES Y BIBLIOTECAS8.1 SUBPROGRAMAS8.1.1 Declaración de procedimientos y funciones8.1.2 Llamadas a subprogramas8.1.3 Sobrecarga de operadores8.1.4 Subprogramas con genéricos8.2 PAQUETES8.2.1 Definición de paquetes: PACKAGE y PACKAGE BODY8.3 BIBLIOTECAS Y UNIDADES8.3.1 ContextosCAPÍTULO 9. CONCEPTOS AVANZADOS EN VHDL9.1 BUSES Y RESOLUCIÓN DE SEÑALES9.2 PUNTEROS EN VHDL9.3 FICHEROS9.3.1 Abrir y cerrar ficheros9.3.2 Lectura y escritura de ficheros9.3.3 Ficheros de texto y entrada/salida estándarCAPÍTULO 10. EVOLUCIÓN DEL VHDL10.1 VHDL 200810.1.1 Mejoras en los genéricos10.1.2 Operadores10.1.3 Sentencias nuevas y mejoradas10.1.4 Cambios en los tipos del sistema10.1.5 Mejoras en el modelado10.1.6 Mejoras en la entrada y salida10.1.7 Cambios y mejoras en los paquetes estándar10.1.8 Otros cambios importantes10.1.9 Otros cambios menores10.2 VHDL 2002 Y VHDL 200010.3 VHDL’93 Y VHDL’87CAPÍTULO 11. VHDL PARA SIMULACIÓN11.1 ASIGNACIÓN CON RETRASOS11.1.1 Sintaxis completa de la asignación11.1.2 Especificación de retrasos11.1.3 Retrasos inerciales y transportados11.1.4 Simulación guiada por eventos11.1.5 Avance de tiempo por incremento fijo11.1.6 Ejemplo de modelado de un registro11.2 NIVELES LÓGICOS PARA SIMULACIÓN11.3 NOTIFICACIÓN DE SUCESOS11.4 PROCESOS PASIVOS11.5 DESCRIPCIÓN DE UN BANCO DE PRUEBAS11.5.1 Método tabular11.5.2 Utilización de ficheros con vectores de test11.5.3 Metodología algorítmicaCAPÍTULO 12. VHDL PARA SÍNTESIS12.1 RESTRICCIONES Y CONSEJOS EN LA DESCRIPCIÓN12.2 CONSTRUCCIONES BÁSICAS12.2.1 Descripción de lógica combinacional12.2.2 Descripción de lógica secuencial12.3 DESCRIPCIÓN DE MÁQUINAS DE ESTADOS12.3.1 Máquinas asíncronas12.3.2 Máquinas síncronas12.4 LÓGICA PROGRAMABLE12.4.1 Tecnologías de programación12.4.2 PAL, PLD y FPGA clásicas12.4.3 Arquitecturas de PLD avanzadasCAPÍTULO 13. UTILIZACIÓN DEL LENGUAJE VHDL13.1 ERRORES MÁS COMUNES AL UTILIZAR VHDL13.2 EJEMPLOS PARA SIMULACIÓN Y SÍNTESIS13.2.1 El botón13.2.2 Los semáforos13.2.3 El ascensor13.2.4 La memoria ROM13.2.5 El microprocesador13.2.6 La lavadora13.2.7 El concurso13.2.8 El pin-ball13.3 EJERCICIOS PROPUESTOSANEXO A. MATERIAL ADICIONALA.1 INFORMACIÓN ADICIONAL Y GARANTÍAANEXO B. TUTORIALES Y HERRAMIENTAS DE VHDLB.1 INSTALACIÓN DE QUARTUS II Y MODELSIMB.2 TUTORIAL DE QUARTUS IIB.2.1 Creación de un proyectoB.2.2 Descripción y compilación del circuitoB.2.3 Simulación del diseñoB.3 SIMULADOR DE VHDL MODELSIMB.4 MAX+PLUS IIB.4.1 Instalación de MAX+PLUS IIB.4.2 Tutorial de un diseño para síntesisB.5 SIMULADOR DE VHDL VERIBESTB.5.1 InstalaciónB.5.2 Tutorial básico para modeladoANEXO C. VHDL Y HERRAMIENTAS EN INTERNETANEXO D. NOTACIÓN BNF DEL VHDL’93D.1 NOTACIÓN BNFD.2 SINTAXIS DE VHDL’93 EN NOTACIÓN BNFBIBLIOGRAFÍAÍNDICE ALFABÉTICO

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